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- 數字波束成形帶來的問題
- 動機：鎖相環合路的測量示例
- 鎖相環模型
- 將已知的pll模型擴展到分散式pll模型
- 在參考分布中考慮相位雜訊
- Pll帶寬
- 直接採樣系統
- 組件選擇
- 總結
在任何無線電系統中，對接收器和激勵器的LO生成的實現都要進行仔細的設計。隨著相控陣天線系統中數字波束賦形的激增，由於LO信號和參考頻率向大量分散式接收機和激勵器（即發射機）的分配，設計變得更加複雜。 在系統體系結構級別上的權衡是分配所需的LO頻率或分配較低的頻率參考，並在物理上接近使用點的位置創建所需的LO。一個易於使用且高度集成的選項可以通過PLL在本地創建LO。下一個挑戰是評估來自各種分散式組件以及集中式組件的系統級相位雜訊。 可以將具有分散式鎖相環的系統視為圖1中所示的系統。將公共參考頻率分配給許多鎖相環，每個鎖相環都會產生一個輸出頻率。假定圖1a的LO輸出為圖1b中混頻器的LO輸入。 圖1 圖1.分散式系統。每個振蕩器鎖相到一個公共參考振蕩器。 LO信號1到N被施加到相控陣所示混頻器...
圖2給出了組合PLL的測量示例。該數據是通過組合多個ADRV9009收發信機的發送輸出而獲得的。顯示了單個IC，兩個合路IC和四個合路IC的測試情況。 在此數據集的情況下，將IC合路在一起，可見10logN的改善。為了獲得結果，需要一個低雜訊晶體振蕩器參考源。下一部分中該模型的動機是推導一種方法，用於計算該測量如何在具有許多分散式收發信機的大型陣列中進行縮放，並且更普遍地適用於具有分散式PLL的任何體系結構。 圖2 圖2.組合的兩個鎖相環的相位雜訊測量結果。
PLL中的雜訊建模已得到充分證明（參考1-5）。輸出相位雜訊圖如圖3所示。 圖3 圖3.典型的鎖相環相位雜訊分析，顯示了所有組件的雜訊貢獻。總雜訊是所有貢獻者的總和。 在這種類型的繪圖中，設計人員可以快速評估環路中每個組件的雜訊貢獻，而這些貢獻者的積累會導致總體雜訊性能。設置模型參數以表示圖2所示的數據，如果要組合大量的IC，則源振蕩器用於創建相位雜訊估計。 為了檢查分散式PLL的效果，首先從PLL模型導出參考貢獻和其餘PLL組件的貢獻。
接下來，描述為具有許多分散式PLL的系統計算組合相位雜訊的過程。該方法基於能夠將參考振蕩器的雜訊貢獻與VCO和環路分量的雜訊貢獻分開。 圖4展示了一個針對多個PLL的單個參考振蕩器的假設分散式示例。該計算假定無雜訊分布，這是不實際的，但可以用來說明原理。假設來自分散式PLL的雜訊貢獻是不相關的，並且降低了10logN，其中N是分散式PLL的數量。隨著通道的增加，雜訊在較大的偏移頻率下會得到改善，而對於大型分配系統，雜訊幾乎完全由參考振蕩器控制。 圖4 圖4.開始分散式鎖相環相位雜訊建模方法：從PLL模型中提取參考振蕩器和鎖相環中除參考振蕩器外的所有其他組件的相位雜訊貢獻。組合的相位雜訊是分散式鎖相環數量的函數，它假定參考雜訊是相關的，並且分布在許多PLL之間的雜訊因素是不相關的。 圖4所示的...
接下來評估分發選項的兩個示例。考慮的第一種情況如圖5所示。在本示例中，選擇了一個寬頻PLL，該寬頻PLL對於VCO頻率的快速調諧是通用的。參考信號的分配是通過時鐘PLL IC來實現的，時鐘PLL IC也很常見，可以簡化JESD介面等數字數據鏈路的時序約束。各個貢獻者顯示在左下方。這些貢獻者是在設備的頻率，而不是按比例縮放到輸出頻率。右下方的相位雜訊圖顯示了變化數量的分散式PLL的系統級相位雜訊。 圖5 圖5.分散式寬頻PLL，其中包含PLL IC。 有關模型的一些功能值得注意。假定使用單個高性能晶體振蕩器，標稱頻率為100 MHz，並且中央振蕩器的各個貢獻者反映在合理高端晶體振蕩器中的可用器件上，儘管不一定是最佳和最昂貴的選擇。雖然中央振蕩器輸出可以扇出到有限數量的分配PLL，但這些扇出將再...
針對相位雜訊進行了優化的傳統PLL設計將環路帶寬設置為偏移頻率，以最大程度地降低整體相位雜訊分布。通常，該頻率處于歸一化為輸出頻率的參考振蕩器相位雜訊與VCO相位雜訊交叉的頻率。對於具有許多PLL的分散式系統，這可能不是最佳環路帶寬。分散式組件的數量也需要考慮。 為了在使用分散式PLL實現的系統中獲得最佳的LO雜訊，需要一個窄的環路帶寬以最小化基準的相關雜訊貢獻。 對於需要快速調整PLL的系統，通常會加寬環路帶寬以優化速度。不幸的是，這本身就是優化分散式相位雜訊貢獻的錯誤方向。克服這一問題的一種選擇是在寬頻環路之前進行分散式窄帶清理環路，以降低與參考雜訊和分布雜訊相關的偏移頻率。
隨著GSPS轉換器的激增，速度和RF輸入帶寬的不斷增加，直接採樣系統已可以在微波頻率中實現。 這導致了一個有趣的權衡。數據轉換器僅需要單個時鐘頻率，並且RF調諧完全在數字域中完成。通過限制調諧範圍，可以使VCO具有改善的相位雜訊性能。這也導致用於創建數據轉換器時鐘的PLL的環路帶寬較低。較低的環路帶寬會將參考振蕩器的雜訊傳遞函數更改為較低的偏移頻率，從而降低了其對系統的總體影響。 結合改進的VCO，在某些情況下，即使單通道比較似乎傾向於替代架構，在分散式系統中也可能會受益。
設計人員可以根據系統體系結構中所需的選擇來選擇多種組件。本節僅作為起點提供指導，因為新零件正在以更高的頻率快速出現並改善了性能。 集成的VCO / PLL選項包括ADF4371 / ADF4372。它們分別提供高達32 GHz和16 GHz的輸出頻率，以及–234 dBc / Hz的最新PLL相位雜訊FOM。 ADF5610提供高達15 GHz的輸出。 ADF5355 / ADF5356的輸出最高可運行13.6 GHz，而ADF4356的最高頻率可達到6.8 GHz。 對於單獨的PLL和VCO實施，ADF41513 PLL的工作頻率高達26 GHz，並具有–234 dBc / Hz的最新PLL相位雜訊FOM。有時，選擇PLL IC時要考慮的一個問題是，使鑒相器以儘可能高的頻率工作，以最大程度...
本文提出了一種在具有分散式鎖相環的系統中評估相位雜訊的方法。該方法的基礎是，每個組件都可以通過其各自的雜訊，組件與系統輸出之間的雜訊傳遞函數，使用的數量以及設備之間的任何相關性進行跟蹤。所示示例無意對可用組件或體系結構功能提出要求。它們旨在說明一種方法，可幫助設計人員對LO和時鐘分配網路中的陣列級相位雜訊貢獻者進行有針對性的評估，以服務於數字波束成形相控陣中的分散式波形發生器和接收器。
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